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信号完整性ppt

  • 素材大小:8.53 MB
  • 素材授权:免费下载
  • 更新时间:2017-10-12
  • 素材类别:公司管理PPT
  • 素材上传:chenruini
  • 素材格式:.ppt
  • 关键提要:信号完整性,信号
  • 素材版本:PowerPoint2003及以上版本(.ppt)
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PPT介绍优秀PPT相关PPT精品PPT

这是信号完整性ppt,关于高速信号完整性测试和验证技术,包括了信号完整性测试内容,高速电路中的常见问题和测试技巧,衡量高速信号质量的重要手段和方法:眼图和抖动测试与分析,高速互连的阻抗测试与分析等内容,欢迎点击下载。

PPT预览

信号完整性ppt

PPT内容


内容
内容
信号完整性测试内容
测试对于信号完整性设计的重要性
阻抗的测试
波形的测试
时序的测试
电源完整性的测试
S参数或SPICE模型的建模工作
均衡和预加重
误码率的测试
案例分析
高速电路常见测试问题和调试技巧
衡量高速信号质量的重要手段和方法:眼图和抖动测试与分析
高速互连的阻抗测试与分析
客户调查:您需要哪一项测试?
信号完整性内容
波形完整性(Waveform integrity)
时序完整性(Timing integrity)
电源完整性(Power integrity)
信号完整性分析的目的就是用最小的成本,最快的时间使产品达到波形完整性、时序完整性、电源完整性的要求。
测试能帮我们做些什么?
验证
验证我们的硬件设计是否符合设计要求
验证我们的信号质量是否达到设计要求:波形,时序,电源
验证仿真结果和实测结果的一致性:波形,时序,电源
验证模型的准确性
调试
调试的目的:发现问题,解决问题
问题是否是硬件设计的问题?
问题是否是器件的原因:驱动能力?模型?
问题是否是布局布线的问题:拓扑?端接?阻抗?走线长度?串扰?
信号完整性在硬件不同阶段的工作
阻抗测试
阻抗不连续带来的问题
反射问题
波形质量问题
时序问题
阻抗测试的目的
验证PCB走线阻抗控制
验证CABLE阻抗控制
查找阻抗不连续点(阻抗突变、断路、短路)
波形测试
幅度、上升时间、下降时间、频率、周期、单调性、噪声、上冲下冲、振铃等等
毛刺、矮波、宽度等
抖动测试、眼图测试
波形测试——模板测试
时序测试
时序测试的内容:
建立时间、保持时间测试
走线长度测试
抖动测试
时序不满足带来的问题
建立时间和保持时间违规会带来数据读取上的问题比如误码等
毛刺
建立/保持时间
违反建立时间
PI问题:引起的原因
电源分配系统设计主要包括电压调整模块、去耦电容和电源/地平面三方面的设计。设计不当产生的后果是同步切换噪声(SSN),也被称为同步切换输出(SSO)或电源/地弹噪声,主要是由封装和插座电感而引起的。
PI问题:测试
测试工具:示波器,50欧姆同轴电缆,50欧姆可焊接电缆,隔直板
选择AC耦合,50欧姆输入阻抗测试全频段的噪声,之后选择1M欧姆输入阻抗测试低频段噪声。同时通过FFT变换,知道频谱分布。
链路建模的两种方法:仿真和测试
目前常用的高速电路仿真软件
ANSOFT
HSPICE
CADENCE
建立在模型的基础上
器件厂家提供的IBIS模型/SPICE模型/S参数等
自己建模得到的链路模型如过孔/传输线模型等
链路建模的两种方法:仿真和测试
目前常用的高速测试仪器
信号波形质量:实时示波器DPO70K/采样示波器DSA8200
信号时序关系:逻辑分析仪TLA5K/TLA7K
频域测试:采样示波器DSA8200/实时频谱仪
建立在实际环境的基础上
依赖于仪器/测试方法/测试环境
当前高速芯片接收端都使用了均衡
均衡和预加重的测试
抖动、眼图和浴盆曲线
抖动、噪声和误码原因分析
更完整/更准确地分析BER
包含抖动、噪声,BER的三维“浴盆曲线”
包含了抖动、噪声、误码率的三维“浴盆曲线”更加准确的描述出了误
码率的根源,同时能更加准确的预测出误码率
SI引起的现象和根源
串扰引起的现象和根源
波形的测试--单调性测试
波形的测试--地弹
波形的测试——反射
眼图测试——噪声
眼图测试——抖动
茶歇和Q/A
内容
信号完整性内容
高精度信号完整性测试基础
信号保真度
信号完整性测试的关键指标
流行的信号完整性测试设备
高速电路常见问题和调试技巧
衡量高速信号质量的重要手段和方法:眼图和抖动测试与分析
高速互联的阻抗测试和分析
信号完整性测试的基础——信号保真度
信号完整性测试的工具
信号完整性的基本分析方法
高速信号完整性测试的准备
需要了解的背景知识
信号完整性的概念和内容
常见的信号完整性问题的现象、原因
常见的信号完整性问题解决方法
对软件仿真、硬件设计、PCB设计测试的了解
信号完整性测试内容
测试的目的——发现问题、解决问题
问题是否是硬件设计问题
问题是否是器件原因——驱动能力、模型?
问题是否是布局布线问题?拓扑、端接、阻抗、走线长度、串扰?
了解您的信号特性
被测信号类型
串行/并行总线?
差分还是单端
上升时间(速度)
频率
时钟选择
测试仪器的关键指标
探头影响
带宽和上升时间
采样模式
时钟恢复
时间精度
你的电路是这辆车,货物是探头负载
探头的选择——等效负载举例
一个CMOS逻辑器件驱动了七个门,连接了一个10X衰减探头后有什么后果?
CMOS电路,24pf/Load,3fp/Gate
差分信号传输过程会受到探头负载影响
探头的选择——等效负载举例
探头输入阻抗对信号传输的影响
典型的高速探头
基于示波器的信号完整性测试
观察信号的有无,大致是否和期望相符
定量分析信号的特性,测量幅度、频率、上升时间、下降时间、脉冲宽度、脉冲个数、过冲等……
观测电路是否有偶发故障,并分析其重复性,研究其成因
信号完整性测试,是否有噪声、过冲、振铃、非单调、抖动等特性
射频信号频谱、调制分析
捕获信号,研究其和一些标准(自定义的或者标准化组织制订的)的对应情况,得到规范的测试报告
PCIE、SATA、Ethernet、USB……
使用示波器采集和存储信号,并用其它自定义方法分析
电流-电压和瞬态功率测量
测试系统的组成部分
……
示波器的几个角色
最通用的调试工具
发现问题
定位问题
分析问题
解决问题
一致性验证工具
采集数据
按照标准分析;得出与标准的符合情况
构建基于示波器的专用测试系统
数据采集器
采集数据后分析处理
宽带射频接收机
示波器的关键指标
带宽和上升时间
探头带宽选择
高采样率下的长存储
波形捕获率
每秒钟捕获多少个波形?
发现未知问题的概率
示波器的高级触发
定位特定故障的能力
定位关键
分析波形的能力
故障搜索能力
针对总线标准的分析
高精度定时和抖动分析
波形显示
示波器的带宽(模拟带宽)
带宽对测试结果的影响
带宽和谐波
示波器的带宽—影响转换时间(Transition-time)的测量值
低通滤波器(一阶)的效应 (带宽X上升时间 = 0.35)
 测量值是系统的合成结果  (示波器带宽需大于输入信号带宽)
使用350MHz带宽,即1ns上升时间(0.35/350M)的示波器,测量1ns上升时间的方波信号 (示波器带宽等于输入信号带宽时)测量值如下 :
使用1GHz带宽,即350ps上升时间(0.35/1G)的示波器(示波器带宽大于输入信号带宽3倍)测量值如下 :
114MHz时钟信号的“5倍”规则
问题——我们为什么需要五次谐波?
差分信号的数据率比较
被测信号上升时间的考虑
单次采样和重复采样
采样率影响
混淆(混迭)信号(Aliasing)
频率为f的正弦波, 小于2f 采样率
采样率
采样率不足使测量上升时间产生误差。
采样率的決定,須使用公式: BW=0.35/tr
实时示波器的优点(Real Time Oscilloscope)
实时示波器
更先进的电路调试能力
实时发现电路故障
实时显示波形
强大的触发能力
更强的分析能力
长采集内存(100M采集内存)
能够进行复杂的抖动分析
可以在软件中实现PLL进行时钟恢复
可以测试并行总线的眼图
更强的通用性
更适合于通用的电路测试
支持测试小于2.5Gbps的所有高速信号
电路连接方便
取样示波器的优点(Sampling Oscilloscope)
实时示波器
带宽有限
一般小于20GHz带宽
导致最快的信号发生ISI效应
噪声相对较大
最快的A/D没有提供高的垂直分辨率
8bit垂直分辨率
实现相同的带宽需要更高的成本
选择合适的示波器进行信号完整性测试
实时频谱仪/信号源分析仪
优点
带宽高
动态范围大
抖动和噪声极低
支持测试相位噪声等射频参数
缺点
只能测试时钟
信号连接限制
不能连续采集实时波形
仅能进行简单抖动分析
无法实时显示波形
无法估算误码率
典型的信号完整性测试工具:BERT
优点
测试误码率
系统级的工具直接测试高速链路和接受端性能
缺点
测试时间过长
抖动分析功能弱
信号连接限制
不能连续采集实时波形
无法实时显示波形
需要外部时钟
价格昂贵,功能单一
茶歇和Q/A
您需要哪一项测试?
内容
高速信号故障发现和定位技巧
高速差分LVDS的测试方法
高速串行总线的信号完整性测试
高速标准总线的测试方法和实例(PCIExpress)
调试电路,您经常遇到的问题?
想看看不到
有没有故障?
有故障,是何种故障,在哪里?
故障的重复性怎样?
看到抓不到
边沿触发?能力太弱
高级触发?功能不足,或是性能太低
偶尔碰运气抓到一次,下一次呢?
抓到测不准
示波器测试能力有限
示波器分析能力不足
拿来不会用
裸体示波器
示波器调试能力不了解
没有时间查看厚厚的使用手册
高速数字系统的故障
电路的运行方式
电路故障在哪里?=针在哪里?
触发定位信号完整性问题 
隔离时间故障
毛刺
脉冲宽度
超时
时序(AB事件序列)
信号边沿(斜率)异常
隔离幅度问题
欠幅脉冲
幅度异常
隔离并行数字信号故障
建立/保持时间违规触发
逻辑状态触发
逻辑组合触发
隔离串行逻辑信号故障
串行触发
高速电路信号完整性故障调试实例
1、定位PCB残桩导致的发射问题
2、通过触发定位高速电路中的总线竞争
3、通过触发定位高速电路中的驱动能力问题
4、通过触发定位并行总线的建立/保持时间故障
测量建立/保持时间
 建立时间和保持时间是多少?
 是否满足器件手册的技术指标?
定位信号完整性故障的触发方式总结
毛刺触发
亚稳态效应,串扰,异步竞争
矮波触发
亚稳态效应,总线竞争,驱动能力不足
斜率触发
驱动能力不足,PCB走线发射,端接和匹配不当
建立保持时间违规触发
并行总线时序问题,数据锁存余量不足
幅度异常触发
总线干扰问题,电源异常
时间溢出触发
时钟漏失问题,总线时序问题
逻辑组合触发
电路调试隐含前提:已经知道有故障
如何发现未知的故障
利用示波器的波形捕获率能够发现未知故障
对于任何示波器,在显示刷新的时候都会有死区时间,这时被测信号无法被捕获
当死区时间增加时,看到低出现频率的故障信号的可能性就会降低
偶发信号故障的发现是前提
隔离多路并行总线的信号完整性故障
逻辑毛刺触发
多通道同时实时监测
加亮显示毛刺位置和细节
建立/保持时间违规触发
多通道同时检测
加亮显示毛刺位置和细节
模拟域和数字域联合触发
模拟特征和逻辑总线时间关联
快速隔离故障总线
分析故障原因
高速并行总线的信号完整性故障定位实例
120M时钟, 12路高速数据传输
有无更高效的方法定位并行总线信号完整性故障
多路并行总线的信号完整性故障调试技术
了解并行总线的特点
寻找多路总线的问题
实时监测多路总线
显示总线故障位置
逻辑毛刺宽度,出现频率,位置
3种逻辑毛刺
测量故障信号模拟特性
示波器联合触发
和多路逻辑信号相关联显示
分析故障波形,确定毛刺成因
多路并行总线的信号完整性故障定位
并行总线信号完整性测试总结
能够观测高速信号的总线运行,包括模拟行为和逻辑行为两个层面,其中最重要的是两种行为的互相影响情况
发现问题:逻辑分析仪是最有效观测总线运行的工具,快速求解
定位问题:逻辑分析仪是最有效定位总线时序错误的工具,快速求解
建立/保持时间违规,逻辑毛刺,传输时延
精确定位和分析:示波器是最直观的研究系统模拟行为的工具
时间相关地观测模拟和逻辑信号,能最大化工作效率
可测性设计,是信号完整性测试的基础——必须要在设计之初考虑方便的测试端口
适于探测
对电路的影响最小
自定义测试端口或者专用置具
茶歇
思考题
总线的亚稳态故障通过什么触发能够定位?
总线的驱动能力不足一般通过什么触发能够快速定位?
内容
高速信号故障发现和定位技巧
高速差分LVDS的测试方法
高速串行总线的信号完整性测试
高速标准总线的测试方法和实例(PCIExpress)
高速差分信号传输实例
高速差分LVDS信号测试
LVDS差分信号完整性测试项目
LVDS差分信号的探测方法
测试点的选取,测试探头的选择
LVDS差分信号测试考虑
差分信号测试内容
幅度测试
共模电压
差模电压幅度
差模电压峰值幅度
单端电压幅度
时间测试
差分Skew
RX负载端的上升时间,下降时间
抖动测试
TIE
眼图
估算误码率
TJ@BER
去加重测试
差分阻抗测试
差分信号四种探测方法
LVDS TX发射端测试:示波器作为接收机
SMA电缆直接连接示波器观测
当发送端和接收端没有构成通路时,只适用于验证发射端(断路测试)
应用: 发射端测试
DUT接受端的端接阻抗只能是50欧姆单端,100欧姆差分时,才适用
使用两条示波器通道
需要Deskew
LVDS信号环路测试(Live Link) :
直接使用有源差分探头测试
两根有源单端探头测试LVDS信号
LVDS的测试考虑总结
了解设计器件的指标
推荐的测试方法
推荐的测试工具
关键的测试项目
探测的选择
选择合适的测试点
选用高频差分或单端探头
选择尽可能高的共模抑制比
探头负载尽可能小
尽可能短的连接
测试仪器的选择
带宽/上升时间
合理选取测试时钟
支持抖动测试功能
支持眼图测试功能
内容
高速信号故障发现和定位技巧
高速差分LVDS的测试方法
高速串行总线的信号完整性测试
高速标准总线的测试方法和实例(PCIExpress)
高速串行总线标准和发展
高速串行总线特点
差分信号传输
差分测试项目
嵌入式时钟
时钟被嵌入到数据中
免除时钟与数据传输时延的偏差
PCB布线更简洁
实现更长的传输距离与速度
需要从接收的数据中恢复时钟
接收电路设有Clock & Data Recovery功能.
输出端抖动大小与接收端的抖动容限是必须测试的指标
测试信号眼图(Eye Diagram)
锁相环PLL的时钟恢复电路的限制
由于PLL带宽限制只能跟踪低频抖动,高频抖动将被过滤掉
预加重和均衡技术
高速串行总线主要定义
端口
位于同一个芯片上、定义了一条链路的一组发射机和接收机
通路
一个差分信号对集合,一对用于传输,一对用于接收
链路
两个器件之间的双单工通信路径
一条xN链路由N条通路组成
高速串行信号链路示意图
典型的串行总线测试位置
高速串行信号的信号完整性测试基本术语
一致性测试(Compliance Test)
标准化组织定义设计和测试规范
发射机测试(TX)
测试芯片发射端口的信号完整性
信号幅度
信号定时
信号眼图
信号抖动
接收端测试
抖动容限测试
幅度容限测试
传输电缆测试(Cable)
差分阻抗
测试夹具(Test Fixture)
测试码型
流行高速串行电路设计和测试过程
内容
高速信号故障发现和定位技巧
高速差分LVDS的测试方法
高速串行总线的信号完整性测试
高速标准总线的测试方法和实例(PCIExpress)
高速串行信号完整性测试实例:PCI-E
PCI Express信令和测试方法
 

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